Verilog é uma linguagem de programação que descreve hardware digital. Afirmações são declarações que definem as condições esperadas dentro de um programa . Em Verilog , as afirmações são usados ​​para definir os estados que o seu circuito deve ocorrer durante a operação normal. Estas afirmações podem ser usadas para analisar o circuito de avarias . Quaisquer erros de programação pode levar a uma afirmação que falhou , o que ajuda a traçar um bug de volta à sua causa raiz. Você deve adicionar as afirmações a seu programa Verilog para ajudar a depurar o sistema , e como uma ferramenta para ajudar outros programadores ao rever seu código. Coisas que você precisa
Verilog Integrated Development Environment (IDE) , como Altera Quartus II (consulte Recursos para link)
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Abra o Verilog IDE clicando em seu ícone. Criar um novo projeto , clicando em " Arquivo", em seguida, selecionando " New Project Wizard . " Uma janela de novo projeto aparece . Escolha um nome e um diretório para este projeto. Pressione o botão "Next" para percorrer o resto das páginas , deixando todas as configurações em seu padrão. Pressione o botão "Finish" para criar o projeto .
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Selecione "File ", depois " Novo" para abrir uma janela de criação do arquivo . Selecione "Arquivo Verilog HDL " e pressione o botão "OK" para adicionar um novo arquivo Verilog para o projeto. Um arquivo Verilog em branco aparece na janela do editor de texto principal.
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Crie um módulo com o nome do projeto. Por exemplo, se seu projeto é denominado " Afirmações ", você pode escrever a seguinte definição de módulo:

módulo Afirmações ;
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Declare dois registros que possuem valores , denominados "A" e "B ", assim:

reg a, B;
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Defina o valor inicial para cada registro como este :

inicial começo a = 0 ; inicial começar B = 1;
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Suponha que você tenha um " if" que testa se "A" faz "B" não é igual neste ponto no programa , este deve sempre ser verdadeiro , uma vez que "A" e "B" foram apenas inicializado com valores diferentes. Este seria um ótimo lugar para colocar uma declaração " assert " . Escreva a seguinte instrução "if" , seguido de uma declaração " afirmar " :

if (! A = B) assert ( ! A = B);
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Escrever um mais detalhado " afirmar " declaração que imprime mensagens sempre que uma declaração de " afirmar " é processado. Substitua o " assert ( A = B! )," Com a seguinte declaração :

assert ( ! A = B) $ display (". Afirmação passou Um não é igual B. "); mais $ erro ( " a falha de declaração é igual a B.. ");
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Execute o programa pressionando o botão " Play" localizado na barra de ferramentas superior . O programa deve imprimir a seguinte mensagem: " Afirmação passou. Um não é igual a B. " No entanto, se algum erro ocorre que define o valor de " B " para zero, a afirmação irá falhar ea mensagem de erro " Falha de declaração . A é igual a B. "irá aparecer.
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Use mensagens de asserção para analisar o estado do seu programa e verificar todas as suas suposições sobre o design. Quando uma afirmação falhar repetidamente, há um erro no programa que não cumpra os seus critérios de projeto . Você pode trabalhar o seu caminho a partir da afirmação de trás para a causa raiz desse bug.