O timing DRAM que pode ser modificado dentro de BIOS de um sistema controla o número de ciclos de clock de memória reais (metade do clock rotulado da memória ) antes que a memória realiza ação específica. Quanto menor o tempo , mais rápido o tempo de reação de sua memória, acelerar o seu sistema no processo. Cada um dos quatro números representa uma configuração diferente , na ordem do primeiro ao último : RAS to CAS Delay , o RAS Precharge , o Active para Precharge Delay e linha Active Time . As configurações de sincronização só pode ser reduzida até o nível mais baixo em que a placa-mãe é fabricado para ser executado. RAS to CAS Delay

O primeiro número da seqüência temporal de quatro número DRAM é o RAS to CAS Delay . Os dados na memória de um sistema é organizado de uma matriz de números que consistem em linhas e colunas . Para acessar os dados na memória , o sistema deve primeiro ativar a linha onde os dados estão localizados e , em seguida, a coluna . O primeiro sinal , o estroboscópio de endereço de linha ( RAS ) , é enviada para activar a linha , e , em seguida, o segundo sinal , o estroboscópio Column Address ( CAS ) , é enviada para activar a coluna , o acesso aos dados . O tempo entre os dois sinais é o RAS to CAS Delay , que no caso do exemplo cronometragem 9-9-9-24 é de nove ciclos de clock.
RAS Precharge

o segundo número da seqüência é o RAS Precharge . Depois que os dados armazenados é acessada, o sistema deve fechar fileira dos dados , a fim de enviar um outro comando de acesso para a linha do próximo pedaço de dados. A pré-carga RAS é o atraso entre o comando para fechar a linha , em antecipação do próximo comando de acesso e o fecho efectivo da linha - o tempo que se leva entre desativar o acesso a uma linha de dados e o início do acesso a outra A linha de dados . No exemplo de timing seqüência , isso seria nove ciclos de clock.
Ativo para Precharge Delay

Depois de acessar uma posição de memória , há um pequeno atraso antes o sistema pode acessar o próximo local. Esse atraso é a visita ao atraso de pré-carga , o terceiro número da seqüência temporal ( nove ciclos de clock na seqüência 9-9-9-24 ) . Até este atraso ventos para baixo , um comando adicional de pré-carga não pode ser iniciada , limitando o acesso à memória no processo.
Row Active Time

O número final no 9 -9-9-24 seqüência temporal é a Row Active Time do módulo de memória . The Row Active Time representa o intervalo de tempo entre o momento em que um pedaço de dados é solicitada e do ponto em que a linha de dados é acessado. Isso permite a abertura da linha , em preparação para o acesso aos dados contidos por um Strobe Endereço Row e Column Address Strobe . Este processo inicia o processo de acesso a dados para leitura ou escrita para o módulo de memória DRAM .