```vhdl
biblioteca IEEE;
use IEEE.STD_LOGIC_1164.all;

entidade AND_gate é
porto (
R:em STD_LOGIC;
B:em STD_LOGIC;
Y:sai STD_LOGIC
);
fim AND_gate;

arquitetura comportamental de AND_gate é
começar
Y <=A e B;
final Comportamental;
```