Verilog HDL é uma grande linguagem de descrição de hardware (HDL) usado por profissionais de design de hardware , especialmente na indústria de semicondutores e de design eletrônico. Foi introduzido em 1985 pela Gateway Design System Corporation. Verilog HDL permite que os designers para desenvolver projetos com alto nível de abstração no design, verificação e implementação de chips lógicos digitais. O conhecimento da linguagem de programação C é útil para aprender Verilog HDL . Coisas que você precisa
computador
Xilinx ISE
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Comece um novo projeto. Abrir Xilinx ISE e clique no menu " Arquivo", selecione " New Project ". Em Nome do projeto, selecione " Full_Adder " e selecione o " HDL para de nível superior " tipo de fonte .
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Escolha configurações. Sua configuração vai depender do que os sistemas em execução. Insira as configurações apropriadas para Família , Dispositivos e Pacote. Por exemplo, se você estiver executando um Xilinx Spartan 3 , você escolheria Spartan3 , XC3S200 e FT256 , respectivamente. Para Synthesis Tool, escolha XST ( VHDL /Verilog ); Simulator, ISE Simulator ( VHDL /Verilog ); . Eo idioma preferido, Verilog
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criar uma nova fonte . Clique em " Next" até chegar a " criar uma nova fonte " e depois clique em " Nova Fonte " e escolha " Verilog módulo. " Designá-lo " Half_Adder " e continue a clicar em "Next" até que o botão "Finish" vem à tona ; clique nele. O módulo deve aparecer agora .
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Execute o módulo. Declare suas entradas e saídas para os módulos utilizando primitivas . Um meio somador deve ser compreendido de duas entradas de 1 bit, e duas saídas de 1 bit , que estão ligados a um XOR e uma porta AND . Botão direito do mouse em " Sintetizar " e uma caixa de menu irá aparecer. Escolha " Executar". O programa será executado através do processo e , uma vez feito, uma mensagem que sua síntese foi concluída com êxito deve aparecer.
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Mostrar o hardware. Sob Síntese , clique duas vezes em "Ver RTL " trazer o diagrama de blocos do hardware. Dê um duplo clique no bloco para exibir o esquemático do circuito e verificá-lo é como programado.
