```vhdl
-- Flip-flop mestre-escravo com ativação de relógio

biblioteca ieee;
use ieee.std_logic_1164.all;

entidade master_slave_ff é
porto (
clk:em std_logic;
ce:em std_logic;
d:em std_logic;
q:saída std_logic
);
fim master_slave_ff;

arquitetura rtl de master_slave_ff é

sinal q_master:std_logic:='0';

começar

processo (clk, ce)
começar
se borda_crescente(clk) então
se ce ='1' então
q_mestre <=d;
terminar se;
terminar se;
processo final;

processo (clk)
começar
se borda_crescente(clk) então
q <=q_mestre;
terminar se;
processo final;

final rtl;
```