Muitos cursos de nível de graduação de pós-graduação e em Very Large Scale Integration - VLSI - têm projetos relativos a um ou mais aspectos de design de microprocessadores . O foco desses projetos é para testar a capacidade do aluno para aplicar os conhecimentos teóricos em um ambiente prático. Tais projetos ajudam a ganhar experiência estudante com software e ferramentas utilizadas no projeto VLSI . O objetivo deve ser o de manter os projetos simples o suficiente para que o aluno possa concluí-las dentro de um prazo razoável, ao apresentar um desafio para o aluno a pensar para além do livro didático. Simples conjunto de instruções reduzido Computing - RISC - Processador

Neste projeto , o aluno deverá criar um processador RISC muito simples. O item processa seis instruções : somar, subtrair , multiplicar, dividir , carregar e armazenar . Suponha que há três registros: R1, R2 e R3 . As operações aritméticas - a saber somar, subtrair , multiplicar e dividir - são realizadas sobre os valores armazenados nos registradores R1 e R2. Portanto, antes de executar a operação , os registros devem ser carregados . A saída da operação será salva no registro R3 . Antes de realizar uma nova operação , o valor de R3 deve ser armazenado na memória .

Para este projeto, a memória deve ser implementada. A memória pode ser dividida em dados e parte de instrução , respectivamente. O processador RISC deve ler as instruções da instrução de memória a partir do endereço 0x0 através de um valor máximo, e executar as ações correspondentes. A memória pode ser carregado com um conjunto de instruções para o teste.
Pipeline RISC Processor

Neste projeto , o processador RISC acima deve ser implementado como um processador forrado -pipe . Um processador RISC típico tem cinco etapas da linha de tubulação: " Fetch ", "Decode ", "Executar ", "Memória" e "Write Back" . Pipe- revestimento permite que várias instruções para estar ativos ao mesmo tempo , melhorando assim o desempenho do sistema .

Processadores forrado de tubos podem sofrer com bolhas ou ciclos de tempo em que nenhuma operação é realizada útil . Em um tubo de linha de processador ideal , presume-se em todas as fases da linha de tubo completo em um ciclo de tempo , e não há nenhuma dependência de uma instrução do outro . No entanto, por vezes, o resultado da instrução anterior pode ser necessária por a próxima instrução. Em tais casos , nenhuma operação útil pode ser realizado até que a instrução anterior conclui . Os alunos que alteram a arquitetura do processador para minimizar esses ciclos mortos podem ser dado o crédito adicional.
Análise de Desempenho de Unidades Aritmética

Para este projeto, diferentes implementações de as funções aritméticas podem ser estudadas para portão de contagem contra benefícios de desempenho. Por exemplo, a víbora pode ser implementada como uma víbora ripple- carry ou um somador carry- look-ahead . A víbora ripple- carry ondulações o transporte de um estágio além de outros, eo resultado final estará disponível quando o último estágio realizou a adição. Este componente é lento no sentido em que são necessários muitos ciclos para que o resultado seja disponível . No entanto, a víbora ripple- carry pode ser implementado com um baixo portão de contagem .

A víbora carry- look-ahead determina o valor do transporte de aditamento à frente do tempo . Uma vez que o valor é calculado de transporte antes do tempo , o somador pode calcular o resultado em poucos ciclos . No entanto, a víbora carry- look-ahead realiza mais cálculos , e, portanto, está no topo da porta de contagem .

O multiplicador pode ser implementado como um multiplicador Booth ou um multiplicador de shift- add base . O esquema de shift- add base é o método de papel e lápis regular de deslocamento e adicionando várias vezes até que o resultado seja finalizada. O multiplicador Booth representa o multiplicador de uma forma mais optimizada para reduzir consideravelmente o número de adições necessárias . Por isso, é preciso um número menor de ciclos de tempo para calcular o resultado final.
Simples Cache Controlador

Um controlador de cache simples pode ser construído. O controlador de cache poderia ser de quatro vias set- associativa, com um recém- usado menos - LRU - política de substituição de base . Quando um bloco de cache tem de ser substituído , a política LRU escolhe o bloco de cache usado menos recentemente , e substitui o bloco.

Em uma de quatro vias de cache set- associativa, cada bloco de memória pode ser colocado em um dos quatro locais no cache. Comparado com o cache diretamente mapeada onde cada bloco de memória pode ser localizado em um local exatamente no cache, de quatro vias de cache set- associativa fornece mais flexibilidade para o local do bloco e, correspondentemente , melhor desempenho cache.

o cache deve ser implementado tanto com write-back e políticas write-through . Quando os dados em cache é modificado , a política de write-back atualiza a memória principal somente quando o bloco de cache é substituído . Por outro lado , a política de write-through atualiza a memória principal cada vez que os dados no cache é modificado.
Cache Coherent Simples Sistema

A simples de dois cache do processador sistema coerente com um esquema baseado modificado exclusiva -shared- inválido pode ser implementado. Cada processador irá ter a sua própria memória cache . Neste esquema, uma linha ou um bloco de memória cache pode estar em um dos quatro estados a saber , " modificado ", "exclusivo ", "compartilhada" ou " inválido ". A linha está em estado " alterado " se os dados dessa linha só é válido no cache do processador. Uma linha é " exclusivo " , se os dados em linha que está presente na memória cache do processador , bem como na memória principal . Uma linha é "compartilhada" , se os dados forem válidos no cache de ambos os processadores. A linha é " inválida " se os dados não é válido no cache do processador.

Ambos coerência de cache baseada em diretório e com base bisbilhotando - coerência de cache deve ser implementada , ea escalabilidade de cada algoritmo com número crescente de processadores deve ser estudado. Um mecanismo de coerência de cache baseada em diretório mantém um diretório do estado do cache na memória principal. Este diretório é usado para enviar mensagens para o processador sobre o estado de cada bloco de cache. Em um esquema baseado em snoop , cada modificação do bloco de resultados de cache em um mecanismo de transmissão pelo qual caches de outros processadores são notificados sobre a mudança no bloco de cache.